Diseño Lógico, 16-Invierno



Curso

Objetivos
  • Analizar y diseñar circuitos combinacionales de baja y mediana complejidad empleando dispositivos lógicos programables.

Contenido Sintético

1. Sistemas numéricos y códigos
2. Circuitos combinacionales
3. Modelado HDL a nivel de RTL
4. Bloques combinacionales
5. Dispositivos lógicos programables
6. Flip-Flops
7. Circuitos secuenciales
8. Registros, contadores y memorias
9. Diseño de máquinas de estado algorítmicas (controladores y microprogramación)
10. Diseño de sistemas secuenciales



Bibliografía

Herramientas



Mensajes

Publicado
180116
Inicio de curso                                                                      
150216
Clase de ejercicios viernes 19 de febrero
150216
El primer examen parcial será el 22 de febrero de 10:00 a 11:30 en F309
260216
El lunes 29 de febrero, se deberán de entregar los circuitos xor2 y fulladd en todas sus versiones: operadores, sentencias concurrentes y estructural
030316
Realizar las diferentes descripciones en VHDL de los circuitos decodificadores
080316
El circuito sumador restador con baderas addsub4f deberá ser enviado por correo electrónico (oan@correo.azc.uam.mx) a más tardar el miércoles 9 de marzo a las 23:50hrs. Colocar en el asunto (subject) DL addsub4f
100316
El circuito multiplicador multmat4 deberá ser enviado por correo electrónico (oan@correo.azc.uam.mx) a más tardar el domingo 13 de marzo a las 23:50hrs. Colocar en el asunto (subject) DL multmat4
310316
Los circuitos registros de retención, registros de almacenamiento, registros de corrimiento, registro 74194 y circuito detector de secuencias, deberán ser enviados por correo electrónico (oan@correo.azc.uam.mx) a más tardar el lunes 4 de abril antes de las 09:59hrs. Colocar en el asunto (subject) DL registros
050416
El circuito multiplicador serial (multser4) deberá ser enviado por correo electrónico (oan@correo.azc.uam.mx) a más tardar el domingo 10 de abril a las 23:50hrs. Colocar en el asunto (subject) DL multser4
050416
El segundo examen parcial será el 8 de abril de 10:00 a 11:30 en F309
080416
El circuito CPU para intercambio (cpuswap), tanto estructural como funcional, deberá ser enviado por correo electrónico (oan@correo.azc.uam.mx) a más tardar el lunes 11 de abril a las 09:50hrs. Colocar en el asunto (subject) DL cpuswap







Evaluación global

La evaluación global consistirá en dos evaluaciones parciales (80%) y una evaluación final (20%)
  • 1era evaluación parcial: 60% examen teórico + 40% circuitos y tareas + puntos extra
  • 2da evaluación parcial: 60% examen teórico + 40% circuitos y tareas + puntos extra
  • Evaluación final: 20% examen teórico + 80% circuitos

Calificaciones parciales

  • Calificaciones. Última modificación 110416


Calendario

Sem Dia Notas
Códigos
1
180116
Clase cancelada

1
190116 01.Presentación del curso
1
210116 02.Circuitos digitales, señales analógicas y señales discretas-digitales
1
230116 03.Sistemas numéricos y métodos de conversión

2
250116 04.Números de punto fijo con y sin signo

2
260116 05.Suma y resta de números de punto fijo binarios

2
280116 06.Multiplicación de números de punto fijo binarios
2
290116 07.División de número de punto fijo binarios

3
010216
08.Aritmética de números en octal y hexadecimal
3
020216 09.Sistemas con exceso, BCD, códigos binarios, códigos de detección de errores

3
040216 10.Funciones y compuertas lógicas
compnot1.vhdl, tb_compnot1.vhdl
3
050216 Descanso obligatorio
4
080216 11.Función OR-Exclusiva. Descripción en VHDL: operador, sentencia concurrente y estructural
4
090216 12.Álgebra de Boole
4
110216 13.Simplificación con Álgebra de Boole

4
120216 14.Funciones de Boole

5
150216 15.Simplificación con mapas K
5
160216 16.Compuertas NAND y NOR

5
180216 GHDL y GTKWave en Linux

5
190216 17.Simplificación con álgebra y mapas K
GHDL y GTKWave en Linux

6
220216 Primer examen parcial

6
230216 18.Medio sumador y sumador completo (fulladd)
Sentencias concurrentes
6
250216 Clase cancelada. Desarrollar el sumador completo de manera estructural y realizar la simulación funcional

6
260216 19.Descripción estructural del sumador completo a traves de sentencias concurrentes y estructural

7
290216 Clase cancelada
Puertos y senales bit_vector
7
010316
20.Circuitos decodificadores
7
030316 21.Descripción de circuitos decodificadores con VHDL en Linux
sentencias, estructural, when_else, when_else_vector, proceso_if, proceso_case
7
040316 Descanso obligatorio

8
070316 22.Multiplexores
when_else, with_select, proceso
8
080316 23.Sumador de 4 bits, adder4
8
100316 24.Sumador-restador con banderas, addsub4f

8
110316 25.Multiplicador multmat4
9
140316 26.Circuitos secuenciales y latch básico

9
150316 27.Latch con habilitación y latch D

9
170316 28.Disparos y flipflop RS

9
180316 29.Flipflops D, JK y T

10
210316 Descanso obligatorio
10
220316 30.Diseño secuencial

10
240316 Descanso obligatorio
10
250316 Descanso obligatorio
11
280316 31.Contadores

11
290316 32.Descripción de contadores

11
310316 33.Registros de retención, almacenamiento y corrimientos
34.Circuito detector de secuencias

11
010416
Clase cancelada

11-bis
040416 35.Sumador serial

11-bis
050416 36.Multiplicador serial
CPU para intercambio